Моя специализация — цифровое проектирование на VHDL. Я беру техническое задание и превращаю его в аккуратный синтезируемый RTL: управляющие автоматы, конвейеры, арбитры, интерфейсы шин, безопасные пересечения тактовых доменов и блоки регистров, которые реально проходят по времени и предсказуемо ведут себя в кристалле. Меня заботят именно те мелочи, что определяют, заработает узел или пустит на ветер дорогой набор фотошаблонов, поэтому мой код нравится синтезатору, легко проходит ревью и не вызывает вопросов у команды верификации. Для меня VHDL и маршрут ASIC — не дополнение к Verilog-практике на FPGA, а основная профессия.
К каждому узлу прилагаю план проверки и самопроверяющиеся тестбенчи на VHDL: корректность я показываю, а не обещаю на словах. Готовлю наборы воздействий, эталонные модели, ассерты и метрики покрытия, вылавливаю пограничные ситуации задолго до того, как они превратятся в дефекты на плате. Пишу и подгоняю временные ограничения, разбираю отчёты синтеза и статического анализа задержек, закрываю setup и hold, прохожу lint, контроль CDC и проверку эквивалентности. Для прототипа на FPGA или для серьёзного ASIC под тейп-аут я держу RTL, ограничения и тестовое окружение в одном согласованном состоянии, чтобы проект без неожиданностей доходил от моделирования до трассировки.
Мне комфортно начинать и с сырого черновика задания, и с чужого проекта, который надо приводить в порядок; всё переданное сопровождаю понятной документацией, чтобы ваши инженеры спокойно развивали его дальше. Опишите интерфейс, тактирование и ограничения — верну читаемый и пригодный к повторному использованию RTL, готовый к маршруту.
— Синтезируемый VHDL RTL: автоматы, конвейеры, арбитры, FIFO, регистровые карты
— Самопроверяющиеся тестбенчи, эталонные модели, ассерты, покрытие
— Временные ограничения, синтез и закрытие статического тайминга
— Пересечения тактовых доменов, стратегия сброса, lint и контроль CDC
— Маршруты ASIC и FPGA от моделирования до размещения и трассировки
К каждому узлу прилагаю план проверки и самопроверяющиеся тестбенчи на VHDL: корректность я показываю, а не обещаю на словах. Готовлю наборы воздействий, эталонные модели, ассерты и метрики покрытия, вылавливаю пограничные ситуации задолго до того, как они превратятся в дефекты на плате. Пишу и подгоняю временные ограничения, разбираю отчёты синтеза и статического анализа задержек, закрываю setup и hold, прохожу lint, контроль CDC и проверку эквивалентности. Для прототипа на FPGA или для серьёзного ASIC под тейп-аут я держу RTL, ограничения и тестовое окружение в одном согласованном состоянии, чтобы проект без неожиданностей доходил от моделирования до трассировки.
Мне комфортно начинать и с сырого черновика задания, и с чужого проекта, который надо приводить в порядок; всё переданное сопровождаю понятной документацией, чтобы ваши инженеры спокойно развивали его дальше. Опишите интерфейс, тактирование и ограничения — верну читаемый и пригодный к повторному использованию RTL, готовый к маршруту.
— Синтезируемый VHDL RTL: автоматы, конвейеры, арбитры, FIFO, регистровые карты
— Самопроверяющиеся тестбенчи, эталонные модели, ассерты, покрытие
— Временные ограничения, синтез и закрытие статического тайминга
— Пересечения тактовых доменов, стратегия сброса, lint и контроль CDC
— Маршруты ASIC и FPGA от моделирования до размещения и трассировки
